[an error occurred while processing this directive]
Знатоки Verilog подскажите!
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
cdg 15 июня 2005 г. 15:08
|
|
|
|
Есть ли на просторах Verilog какая либо возможность проверки параметров на допустимые границы (Synplify, Quartus, ISE), что-то типа ASSERT в AHDL?
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru