[an error occurred while processing this directive]
|
Можно посмотреть во временном моделировании до сигналов установки clr, ce.
Эта схема хороша тем, что сигнал CLR вообще не нужен, если в проекте это Вам не надо.
module rg_xor_a (clk, in, ce, out);
input clk;
input [7:0] in;
input ce;
output [7:0] out;
reg [7:0] fdce_dffe;
assign out = fdce_dffe ^ 8'd2;
always @ (posedge clk)
begin
if (ce == 1'b1)
fdce_dffe <= in ^ 8'd2;
end
endmodule
Можно пойти другим путем и воспользоваться установками синтезатора Квартуса
module rg_xor_b (clk, in, clr, ce, fdce_dffe);
//////////////////////////// NOT-GATE PUSH-BACK ON
input clk; ///////// работает по включению только с FPGA
input [7:0] in;
input ce;
input clr;
output [7:0] fdce_dffe;
reg [7:0] fdce_dffe;
always @ (posedge clk or posedge clr)
begin
if (clr == 1'b1)
fdce_dffe <= 8'd2;
else if (ce == 1'b1)
fdce_dffe <= in;
end
endmodule
Но с PLD у меня это не работает
E-mail: info@telesys.ru