Симулятор это порядочный тормоз. А AVR студия сравнительно резво бегает. Может и есть возможность как-то заставить верилог сгенерить к примеру C файл, но я этого метода не зняю. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Симулятор это порядочный тормоз. А AVR студия сравнительно резво бегает. Может и есть возможность как-то заставить верилог сгенерить к примеру C файл, но я этого метода не зняю.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Артем 05 июля 2005 г. 12:43
В ответ на: А я думаю, что в AVR-студии вообще ядро не написано. А написан его симулятор. Который не нужен (точнее лишняя работа), если есть RTL ядра. отправлено SM 05 июля 2005 г. 12:30

Составить ответ ||| Конференция ||| Архив

Ответы

А я не знаю способа безгеморройно просимулировать все задержки, холды, сетапы, транзишены и скью цепей ядра, описывая все это на С. Если оно конечно не SystemC. — SM (05.07.2005 13:01 195.225.131.183, пустое)
- ну а зачем это в AVR студио - в том же CCS есть цикл-акурейт симуляторы и "быстрые" — yes (05.07.2005 13:19 194.133.69.2, 61 байт)
  - А я вообще не понимаю, причем тут, в этой конфе, чисто программные симуляторы... — SM (05.07.2005 13:23 195.225.131.183, пустое)
    - Ответ: — Constantine11 (12.07.2005 10:59 81.1.200.109, пустое)
      - Ответ: — Constantine11 (12.07.2005 11:00 81.1.200.109, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа