как на Verilog сделать параметрическую задержку не используя сигнал тактовой частоты и последовательный регистр? («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] как на Verilog сделать параметрическую задержку не используя сигнал тактовой частоты и последовательный регистр?

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено первокласник 04 августа 2005 г. 01:25

нечто типа:

module delay(input in0, output wire outn);
parameter n=50;

integer i;

wire [n:0] tmp;
assign outn = tmp[n];

assign tmp[0] = in0;

LCELL(.in(tmp[0]), .out(tmp[1]));
LCELL(.in(tmp[1]), .out(tmp[2]));

LCELL(.in(tmp[n-1]), .out(tmp[n]));

endmodule

??? Как зациклить блок с LCELL по параметру n ???

чтобы потом делать нечто подобное:

delay#(100)(.in0(aen_n), .outn(inta_n));

Составить ответ ||| Конференция ||| Архив

Ответы

1.generate -> Verilog 2001, 2 а зачем ? фпга большая, в нее много влезет ? — des00 (04.08.2005 08:05 80.89.147.5, пустое)
- спасибо, за ответы. А почему я не вижу реальной задержки при симуляции в квартусе? — первокласник (04.08.2005 20:19 213.137.239.238, 59 байт)
  - хмм а опция "выкидывать lcell буферы" у вас отключена ? и ИМХО хадержки на LCELLах лучше не делать. — des00 (05.08.2005 07:55 80.89.147.5, пустое)
    - что-то я не сообразил, как это сделать:( А как еще можно сделать задержку без clk? — первокласник (05.08.2005 18:54 213.137.239.208, 141 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru