Отправлено ux 22 сентября 2005 г. 17:30

при временной симуляции из сгенерированного квартусом файла удается достать не все сигналы. альдек не находит сигналы, бывшие ранее в конструкции if-generate. квартус разделяет модули знаком "/", и указывает на то, что были в таком-то блоке if-generate знаком ":".
например:
signal \duc\is_interpolator_polyphase:polyphase_intepolator\dout_rdy\ : std_logic;
альдек при использовании signal_agent думает, что знаком ":" мы хотим взять сигнал из блока уровнем ниже, что совершенно ни так.

вопрос: как достать этот сигнал при написании тестбенча для временного моделирования

• Хмм изменить символ разделитель не пробывали ? :) — des00   (23.09.2005 09:00 80.89.147.5, пустое)
  • разделитель в файле *.vho япоменяю, а как быть с файлом временных задержек *.sdo - там разделители другие — bpu   (23.09.2005 12:10 81.19.129.250, пустое)
    • хмм так у вас timing simulation ? а причем здесь signal agent и файл задержек ? — des00   (23.09.2005 12:17 80.89.147.5, 205 байт)
      • у меня проблема в том, что не сходятся результаты функциональной и временной симуляций, причем писал я полностью синтезируемыми конструкциями, не используя поведенческое описание схемы — bpu   (23.09.2005 12:24 81.19.129.250, пустое)
        • Ответ: А времянка в порядке? — Mad Makc   (23.09.2005 14:50 62.205.175.210, пустое)
        • Гыыы, у меня та же песня (+) — des00   (23.09.2005 13:27 80.89.147.5, 69 байт)