Ответ: После синопсиса подключаю нетлист в Verilog, VHDL и sdf - хорошо симулируется. Особенно когда нет симулятора VHDL («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ: После синопсиса подключаю нетлист в Verilog, VHDL и sdf - хорошо симулируется. Особенно когда нет симулятора VHDL

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Dmv 10 октября 2005 г. 15:20
В ответ на: Post-synthesis simulation для Active-HDL? отправлено <font color=gray>human</font> 10 октября 2005 г. 11:57

Составить ответ ||| Конференция ||| Архив

Ответы

Спасибо за ответы, но можно немного подробнее как от функциональной симуляции перейти к временной, относительно какого-либо устройства. Либо где можно почитать про это. — human (11.10.2005 13:29 83.234.128.11, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа