Отправлено Larionov 12 октября 2005 г. 18:54

есть:
port data: inout std_logic_vector(17 downto 0);
signal acc: std_logic_vector(7 downto 0);
пытаюсь сделать:
acc <= (acc & data(7 downto 0))
пишет:
Destination array size of 8 at dimension 1 does not match source array size of 16
failed with exception: Array operand sizes do not match

что не правильно делаю и как правильно это сделать ?

• Ну дык естественно (+) — andrew_b   (13.10.2005 09:24 80.82.63.185, 214 байт)
  • надо реализовать набор логических операций ( or xor nor and ) между акамулятором и куском шины data? а какую из книг посоветуете почитать ? — Larionov   (13.10.2005 13:55 193.30.244.198, пустое)
    • Логические операции описаны в наиболее вам доступной книге по VHDL. — andrew_b   (13.10.2005 15:41 80.82.63.185, пустое)
      • ... А как их красиво реализовать смотри в исходниках библиотек (use ieee....) — zlyh   (13.10.2005 18:38 80.82.61.29, пустое)