[an error occurred while processing this directive]
|
Эти люди уже годами здесь сидят. Им скучно.
С альтеровского языка проще на верилог перейти. те же операторы. Даже если в графике раньше работали,синтезабельное описание на верилоге легко читать.
Кстати тут недано с проектом пролетел. Нужен был VHDL дизайнер, хоть умри. А я не умею. Вот и думайте. Кто заказывает музыку, тот и девушку танцует.
E-mail: info@telesys.ru