[an error occurred while processing this directive]
|
process(clk)
begin
wait until rising_edge(Clk)ж -- ждем фронта
oe <= '0'
wait until rising_edge(Clk); -- ждем следующего фронта
oe <= '1'
end process;
VHDL-описание --- это не программа. Это схема цифровогоустройства. Вы должны представлять себе, хотя бы примерно, как это будет выглядеть в логике, триггерах, мультиплексорах и т. п.
E-mail: info@telesys.ru