[an error occurred while processing this directive]
|
Если только моделировать - см. ответ Ки.
Если синтезировать синтезатором, поддерживающим inferred state machines - тогда тоже нечто вроде ответа Ки, только без after, разумеется.
Для большинства синтезаторов попроще нужно явно описывать конечный автомат в соответствии с одним из шаблонов процесса, кторые понимает синтезатор. IEEE Std 1076.6 (IEEE Standard for VHDL Register
Transfer Level (RTL) Synthesis) как правило синтезируют все, но это довольно узкое подмножество языка. Кажется, на Электрониксе валялся.
E-mail: info@telesys.ru