[an error occurred while processing this directive]
|
Согласен полностью.
Как пришедший в FPGA из программирования, начал писать на VHDL и сразу проект, который выполним лишь при 95% заполнении небольшой FPGA :(((
Рисовать схему не из ячеек, банков RAM, DSP-блоков, буферов и т.п., а из базовых логических элементов мне и в голову не приходило.
E-mail: info@telesys.ru