[an error occurred while processing this directive]
Упс! Сорри, похоже я глюкнул - такое возможно, если у процесса нет списка чувствительности
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
что странно, поскольку такие конструкции на верилоге проходят:
always @(posedge clk) begin
q <= i;
@(posedge clk);
o <= q;
end
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru