[an error occurred while processing this directive]
В нашей вселенной std_logic_vector был и есть просто массивом бит (, не только signed). Да и в верилоге вроде добавили и знаковое и беззнаковое.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
zlyh
25 октября 2005 г. 11:11
В ответ на:
неск. лет назад в другой вселенной учил vhdl; до вчера был уверен, что std_logic_vector - это signed, т.н. 2's compelment. с тех пор что-то изменили? или я недоучил? (сейчас пользуюсь verilog)
отправлено <font color=gray>id_gene</font> 25 октября 2005 г. 10:47
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru