Отправлено Larionov 27 октября 2005 г. 18:44 В ответ на: этого хочется - out=(a AND clk) OR (b AND NOT clk)? но не хорошо это... отправлено yes 27 октября 2005 г. 17:54

signal rw: std_logic;

begin

num_1: process (clk )
begin
if rising_edge(clk) then
rw <= '1';
end if;
end process num_1;

num_2: process (clk )
begin
if falling_edge(clk) then
rw <= '0';
end if;
end process num_2;

end;

но не получаеться :( на выходе rw = 'X' и это понятно почему, а вот как сделать чтоб можно было в разные отрезки времени менять значение rw из разных процессов я никак допереть не могу :(((

Памагита !!!

• Есть такой signal kind, но... — zlyh   (28.10.2005 17:04 80.82.61.29, 619 байт)
• ну дык я это и написал - out==rw a==rw_1 b==rw_2 описываете это вне процесса - не помню как в VHDL это называется — yes   (28.10.2005 08:50 194.133.69.2, пустое)
  • Да-да, а потом констрейнами обложить по самое нехочу :) Только вот если фпга, то насколько оно сможет их соблюсти... — SM   (28.10.2005 09:37 213.141.159.26, пустое)