|
|
Есть 4 компоненты:
А - top-level;
B, С - входят в А
CD - входит в С.
------------------------------------------------------------
entity A is
end;
architecture A of A
BB: B port map( BD_out=>B_out, CLK_out=>CLK_OUT...);
СС: С port map( СD_in=>B_out, CLK_in=>CLK_OUT...);
end A;
----------------------------------------------------------
entity C is
port(СD_in, CLK_in : in std_logic;);
end;
architecture C of C
ССD: СD port map( СDATA_in=>СD_in, CLKD_in=>CLK_in...);
end C;
-------------------------------------------------------------
entity CD is
port(СDATA_in, CLKD_in : in std_logic;);
end;
architecture CD of CD
trg: process(СDATA_in, CLKD_in)
if(rising_edge(CLKD_in)) then CD_OUT <= CDATA_in;
end rocess;
end CD;
---------------------------------------------------------------
Сигнал и клок выходят из B потом в С потом в CD и там защелкиваются.
Хочу задать время установления сигнала CDATA_in относительно клока CLKD_in (для компоненты CD). Пишу в UCF'e:
NET "С/СD/СDATA_in" OFFSET=IN 20.0 BEFORE "С/СD/CLKD_in";
ISE7.1 пишет, что сигнал С/СD/CLKD_in не найден. Что не так?
Подскажите как правильно длать.
Спасибо.
|
|
E-mail: 
info@telesys.ru
