Отправлено des00 11 ноября 2005 г. 19:26 В ответ на: И где в VHDL это описано или если можно примерчик. отправлено gen 11 ноября 2005 г. 19:23

signal a : signed (7 downto 0);
signal b : signed(7 downto 0);

signal c : std_logic_vector(8 downto 0);
...
c <= std_logic_vector(RESIZE(a, c'length) + RESIZE(b, c'length));
-- учитывем что с может быть на 1 бит больше и ручками расширяем знак.

• Интересный вариант, не знал, век живи - век учись. А чем хуже sxt? — gen   (11.11.2005 19:32 83.237.48.84, пустое)
  • Тем что (+) — des00   (14.11.2005 08:29 80.89.147.5, 1338 байт)
    • Ответ: — Кн   (18.11.2005 17:53 213.33.250.250, пустое)

E-mail: info@telesys.ru