|
|
Кто-нить! Помогите! Не ситезируется в 6-й webpack такая вещь:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-- порты АЛУ
--in1 0..7 - вход
-- out1 0..4 - выход
-- clk - вход для тактирования приемника
entity codec is
port(
in1 : in std_logic_vector(7 downto 0);
out1 : out std_logic_vector (3 downto 0);
clk : in std_logic;
clk_temp : in std_logic;
data : out std_logic;
flag : out std_logic);
end codec;
architecture behaviour of codec is
begin
process(clk)
variable temp : std_logic_vector(3 downto 0);
variable k : integer:= 1;
begin
-- if (k=1) then
-- temp:=in1(7 downto 4);
-- out1<=in1(7 downto 4);k:=k+1;
-- end if;
if rising_edge(clk) then
-- temp:=in1(7 downto 4);
-- out1<=in1(7 downto 4); -- k:=k+1;
-- end if;
if (temp/=in1(7 downto 4)) then out1<=in1(7 downto 4);
temp:=in1(7 downto 4);
data<='1';
end if;
-- else out1<=in1(7 downto 4);-- out1<=in1(3 downto 0);
if (k=1)then
temp:=in1(7 downto 4);
out1<=in1(7 downto 4);k:=k+1;
--data<='1';
--else data<='0';
-- out1<=in1(3 downto 0);
-- end if;
end if;
end if;
if (falling_edge(clk)and (temp=in1(7 downto 4))) then
out1<=in1(3 downto 0);
data<='0';
end if;
-- end if;
end process;
--process(clk_temp)
--begin
--if falling_edge(clk_temp)then data<='0';end if;
-- end if;
--end process;
end behaviour;
|
|
E-mail: 
info@telesys.ru
