|
|
Согласен. Каюсь, грешен. В MAX+ в папке примеры есть все для начала.
Скачайте с сайта xilinx xst.pdf (синтезабельное vhdl описание библиотечных элементов. Книга Полякова хороша.
Переходите на верилог.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cta is
port(
C : in std_logic;
Q : out std_logic);
end cta;
architecture archi of cta is
signal tmp: std_logic_vector(3 downto 0);
constant modulus : integer := 9;
begin
process (C)
begin
if (C'event and C='1') then
if tmp = modulus then
tmp <= "0000";
else
tmp <= tmp + 1;
end if;
end if;
end process;
Q <= tmp(3);
end archi;
|
|
E-mail: 
info@telesys.ru
