[an error occurred while processing this directive]
|
Подскажите пожалуйста как моделировать проект написанный на verilog с задержками в modelsim. проект сбирается при помощи FPGA Adv 5.2, Synplify 7.2 и MAX+PLUS II 10.2. пытаюсь сегенерить sdo файл пи компиляции. файл создается, но параллельно дофига новых элементов появляется. при попытке подцепить этот файл при моделировании говорит что куча неизвестного и ошибка загрузки. подскажите что не так делаю.
E-mail: info@telesys.ru