[an error occurred while processing this directive]
Уберите второе условие
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
Отправлено
andrew_b
01 февраля 2006 г. 16:30
В ответ на:
Задержка на 1 такт на D-триггере в Верилоге. Синтезируется Precision нормально как и задумано. Но функциональная симуляция в Active HDL рисует идентичные сигналы на входе и выходе триггера, без сдвига. Исходник в теле письма. Что я делаю неправильно? Спасибо заранее.
отправлено Vasily 01 февраля 2006 г. 16:24
Составить ответ
|||
Конференция
|||
Архив
Ответы
Да оно появилось от безнадежности, методом тыка, так сказать, без него аналогично.
—
Vasily
(01.02.2006 17:17
83.170.240.82
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru