[an error occurred while processing this directive]
Версия Active какая? В 7.1 всё щл.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Builder
01 февраля 2006 г. 17:50
В ответ на:
Задержка на 1 такт на D-триггере в Верилоге. Синтезируется Precision нормально как и задумано. Но функциональная симуляция в Active HDL рисует идентичные сигналы на входе и выходе триггера, без сдвига. Исходник в теле письма. Что я делаю неправильно? Спасибо заранее.
отправлено Vasily 01 февраля 2006 г. 16:24
Составить ответ
|||
Конференция
|||
Архив
Ответы
Для разнообразия скачал и поставил 7.1 - ведет себя так же.
—
Vasily
(02.02.2006 13:37
83.170.240.82
,
пустое
)
Ответ:
—
Borizzz
(14.02.2006 14:17
217.71.128.84
, 21 байт)
Версия 6.3
—
Vasily
(01.02.2006 18:22
83.170.240.82
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru