Возможно. Это был метод тыка. Я предположил что может где-то берется погрешность на дельту. Что Вы можете сказать про тест-бенч (в теле предыдущего сообщения) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Возможно. Это был метод тыка. Я предположил что может где-то берется погрешность на дельту. Что Вы можете сказать про тест-бенч (в теле предыдущего сообщения)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Vasily 01 февраля 2006 г. 19:30
В ответ на: Ответ: вот и ответ на ваш вопрос, вы не моделируете сигнал-воздействие синхронным клоку(+) отправлено <font color=gray>des00</font> 01 февраля 2006 г. 19:12

Составить ответ ||| Конференция ||| Архив

Ответы

Как их правильно синхронизировать (fs и sclk)? — Vasily (01.02.2006 19:32 83.170.240.82, пустое)
- Я приведу пример на ВХДЛ, т.к. пишу на нем, я задаю регистровое воздейстиве так(+) — des00 (02.02.2006 09:56 80.89.147.5, 986 байт)
  - Вот за это реальное спасибо. wait until rising_edge(clk); - самое то что надо, как и предполагалось - именно этого ему нехватало. Нормально моделируется после слегка подправленного тест бенча (в теле письма). Книжку скачал, обязательно почитаю. До этого я всегда в графике тесты рисовал. Еще раз - огромное спасибо. — Vasily (02.02.2006 13:49 83.170.240.82, 394 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа