[an error occurred while processing this directive]
Ну, а чего же сами триггеры задержки блокирующим assign-ментом написаны? Получается Latch.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
always @(posedge sclk or posedge reset)
begin
if (reset) // == не нужно, т.к. сигнал однобитный
fsdl <= 1'b0;
else
if (sclk)
fsdl <= fs;
end
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru