Отправлено des00 02 февраля 2006 г. 09:56 В ответ на: Как их правильно синхронизировать (fs и sclk)? отправлено Vasily 01 февраля 2006 г. 19:32

piap <= '0'; -- Начальные условия
.........................
pipa <= '1'; -- моделирую выствление сигнала на вирт. тригер до клока (время предустановки)
wait until rising_edge(clk); -- по этому событию встает сигнал на выходе виртуального тригера, и капчуриться сигнал на входе вашего регистра, в данном случае будет скапчурен 0
pipa <= '0';
wait until rising_edge(clk); по этому событию падает сигнал на выходе виртуального тригера, и капчуриться сигнал на входе вашего регистра, в данном случае будет скапчурена 1

вот вам и задержка сигнала на входе вашего тригера на 1 такт.

у вас же скорее всего такая ситуация по тестбенчу, вы не можете увидеть задержку на 1 такт, т.к. сигнал у вас встает в то время когда у вас тригер защелкивает информацию на своем входе.

Рекомендую вам прочитать книгу Writing TestBenches 2ed.
Взять ее можно либо в сети, либо у меня, там подобные ситуации и механизм дельта циклов хорошо расписан. книга весит 17 метров в пдфе.

• Вот за это реальное спасибо. wait until rising_edge(clk); - самое то что надо, как и предполагалось - именно этого ему нехватало. Нормально моделируется после слегка подправленного тест бенча (в теле письма). Книжку скачал, обязательно почитаю. До этого я всегда в графике тесты рисовал. Еще раз - огромное спасибо. — Vasily   (02.02.2006 13:49 83.170.240.82, 394 байт)

E-mail: info@telesys.ru