[an error occurred while processing this directive]
Ну, с задержками - это понятно, Aldec мамой клянется что и без них должно бы нормально моделировать, читал когда-то документацию и неоднократно на VHDL такое нормально работало, да и в этом же проекте в другом файле аналогичная конструкция, тоже на верилоге нормально моделируется.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Vasily 02 февраля 2006 г. 12:37
В ответ на: Ответ: отправлено
<font color=gray>IgorK</font> 01 февраля 2006 г. 22:17