Отправлено cdg 02 февраля 2006 г. 16:03 В ответ на: Задержка на 1 такт на D-триггере в Верилоге. Синтезируется Precision нормально как и задумано. Но функциональная симуляция в Active HDL рисует идентичные сигналы на входе и выходе триггера, без сдвига. Исходник в теле письма. Что я делаю неправильно? Спасибо заранее. отправлено Vasily 01 февраля 2006 г. 16:24

always @(posedge sclk, posedge reset)
      if (reset) fsdl <= 1'b0;
      else if (sclk) fsdl <= fs; 

Зачем люди себе синтаксис усложняют?

• Действительно - зачем усложняют :-) — хх   (02.02.2006 20:30 83.102.149.146, 68 байт)
  • Вы заменили асинхронный сброс на синхронный. — druzhin   (03.02.2006 15:28 80.92.98.198, пустое)
    • Нет, вы правы. — druzhin   (03.02.2006 15:29 80.92.98.198, пустое)
  • К сожалению этот вариант Qartus 5 не съедает :-( — cdg   (03.02.2006 10:13 80.68.3.242, пустое)
    • Ответ: — SAZH   (03.02.2006 11:12 212.113.112.201, 106 байт)
      • Мне его предупреждения не нравятся, особенно последнее предложение(+) — cdg   (03.02.2006 12:46 80.68.3.242, 188 байт)
        • Ответ: — хх   (03.02.2006 14:48 83.102.149.146, 389 байт)
          • Интересно, проверим — cdg   (06.02.2006 10:38 80.68.3.242, пустое)
        • Ответ: — SAZH   (03.02.2006 12:54 212.113.112.201, 37 байт)
  • все изящество Verilog'a одной строкой =) — Doka   (02.02.2006 20:39 193.192.152.11, 48 байт)
    • в VHDL 2005 легко :) — des00   (03.02.2006 09:03 80.89.147.5, пустое)
      • проще изначально создать изящный язык, чем работать с VHDL (+) — Doka   (03.02.2006 19:17 193.192.152.11, 188 байт)
• Для одного тригера в контексте данной задачи, это монописуально(+) — des00   (02.02.2006 17:39 80.89.147.5, 92 байт)

E-mail: info@telesys.ru