[an error occurred while processing this directive]
|
Спасибо за ссылочки!
Ищу способ построить технологическую цепочку:
спецификация -> модель и ее проверка по ассертам -> реализация и ее проверка по модели -> синтез, P&R и проверка по модели.
Подробно не читал, только пробежал текст.
С ручными правками на каждом этапе, но вроде как правки автоматизируются скриптиками.
Конвертируют из VHDL в Verilog через leonardo spectrum.
E-mail: info@telesys.ru