Отправлено SM 10 февраля 2006 г. 03:07 В ответ на: С SMV народ приспособился из VHDL->Verilog->SMV (+) отправлено <font color=gray>Shtirlits</font> 09 февраля 2006 г. 20:18

1) зачем VHDL, если его все равно в верилог конвертить. IMHO тут можно потерять в оптимальности результата.
2) насчет ручной правки и скриптиков. Об этом, кстати, yes тоже упоминал. Но что это и зачем? Я еще понимаю вручную в текстовом редакторе подправить какой-нить там max_transition или еще что, с чем почему-то IPO не справилось, и разводку-размещение вручную подвигать... Но скриптами-то что с нетлистом делать?

Остальное, конечно, понятно, после CTS и P&R сам бог велел формальную верификацию прогнать.

• Видать на VHDL уже написано, да и не совсем verilog в SMV (+) — Shtirlits   (10.02.2006 09:18 83.149.205.223, 1110 байт, ссылка)
  • Про хватит ли чекеров (+) — SM   (10.02.2006 11:02 213.141.159.26, 517 байт)

E-mail: info@telesys.ru