[an error occurred while processing this directive]
Можно конечно. Генерите нетлист в виде едиф или верилог, и вперед в симулятор.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
SM
21 марта 2006 г. 22:54
В ответ на:
Testbench на VHDL для проекта на AHDL или схематике?
отправлено <font color=gray>DenisII</font> 21 марта 2006 г. 16:57
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru