|
|
1. При синтезе запрещено.
2. Тоже игнорирует.
3. Mожет: process (clk)
... if clk='1' then q<=d...
моделируется передним фронтом, синтезируется защёлка.
4. logic - разрешаемый тип, если объеденить выходы то результат будет
в зависимости от функции разрешения например 'L' и '1' даcm '1'; 'Z'
и '0' даст '0' и т.п.(в моделировщике). ulogic будет ошибка.
|
|
E-mail: 
info@telesys.ru
