Эт значит, что чать проекта может быть в MatLab, часть в ActiveHDL, и это можно вместе симулить. Сам не использовал. Посмотрите по ссылке. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Эт значит, что чать проекта может быть в MatLab, часть в ActiveHDL, и это можно вместе симулить. Сам не использовал. Посмотрите по ссылке.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))