[an error occurred while processing this directive]
Так "не собирается" под синтезатором, а не под симулятором?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено zlyh 09 июня 2006 г. 19:08
В ответ на: Ответ: отправлено SAZH 09 июня 2006 г. 18:29

Тогда открываем XST User Guide -> HDL Coding Techniques -> Flip-flop with Positive-Edge Clock and Synchronous Set .
Они используют конструкцию
always @(posedge Clock)
ну и по последним рекомендациям
"<=" а не "=" .

Предполагаю что конструкция
@(posedge Clock)
эквивалентна VHDL-ной wait внутри процесса, а она только с большой осторожностью синтезируется. Может быть есть аналогичные ограничения и для синтеза Verilog.

Я в Verilog-e не "гуру", я "хреновый гуру или отсталый старпёр, или молодой дурак." Пусть истинные гуру меня поправят.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 
NoIX ключ Запомнить

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Rambler's Top100 Рейтинг@Mail.ru
Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание

E-mail: info@telesys.ru