[an error occurred while processing this directive]
|
Тогда открываем XST User Guide -> HDL Coding Techniques -> Flip-flop with Positive-Edge Clock and Synchronous Set .
Они используют конструкцию
always @(posedge Clock)
ну и по последним рекомендациям
"<=" а не "=" .
Предполагаю что конструкция
@(posedge Clock)
эквивалентна VHDL-ной wait внутри процесса, а она только с большой осторожностью синтезируется. Может быть есть аналогичные ограничения и для синтеза Verilog.
Я в Verilog-e не "гуру", я "хреновый гуру или отсталый старпёр, или молодой дурак." Пусть истинные гуру меня поправят.
E-mail: info@telesys.ru