Ответ: («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ:

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено SAZH 14 июня 2006 г. 21:38
В ответ на: Вы чего, офигели оба совсем??!! Триггеры-защёлки отдыхают. отправлено druzhin 14 июня 2006 г. 21:07

Там на VHDL занятное описание. У меня на верилоге так оптимизировать не получилось. А вот Вы известный поборник чистоты языка. Может переведете на верилог так же оптимально. Я сделал на сумматорах и мультиплексорах. И иссяк.
http://electronix.ru/forum/index.php?showtopic=16497&pid=118404&st=0&#entry118404

Составить ответ ||| Конференция ||| Архив

Ответы

(+) — Oldring (15.06.2006 08:53 83.237.253.244, 1003 байт)
Вы же сами там написали - a<<b. Это синтезируемо у нас на верилоге. — SM (15.06.2006 00:01 213.141.159.26, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа