|
|
Есть тонкая разница между RTL VHDL и Verilog. В RTL Верилога включены сдвиги, а из RTL VHDL их выкинули, там нужно делать сложнее - например, написав свою функцию сдвига. То есть, мой код - это тоже не RTL VHDL, так как в нем используется встроенная операция сдвига на константу. Я, когда его писал, не обращал внимание на подобные детали - я хотел проиллюстрировать регулярную структуру сдвигателя, которую я имел в виду. Но, должен заметить, что даже XST для простого ror на переменную величину порождает точно такую же структуру, а на чистом RTL редко кто пишет.
Задача описать эффективную структуру, реализующую некоторую операцию операции, безусловно, интересна сама по себе, так как даже для сумматоров есть разные структуры, и не факт, что синтезатор сможет породить оптимальную в каждом случае и её не прийдется оптимизировать вручную. У вас с мультиплексорами в Верилоге получилось слишком сложное описание? У меня на VHDL ведь описано просто несколько слоев мультиплексоров, и ничего больше.
|
|
E-mail: 
info@telesys.ru
