[an error occurred while processing this directive]
Нет, не так (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено SM 15 июня 2006 г. 14:36
В ответ на: То есть, (+) отправлено Oldring 15 июня 2006 г. 14:30

верилог описание до синтеза это описание соединений между регистрами, входами и выходами через различные логические и арифметические функции. Это не программа. Кстати, внимательно изучив принципы построения симуляторов (до этого не вникал), я вот только что выяснил, что он не интерпретирует это как программу. Симулятор для каждого дискрета времени итеративно решает это описание как систему уравнений, до тех пор, пока не произойдут все изменения всех сигналов. Это нельзя рассматривать как исполнение программы. Извиняюсь, я просто точно не знал, как действует симулятор.

А результат работы симулятора неточен, так как он отличается от результата той реальной системы, которая описана. Для уточнения результатов придуманы всякие там SDF'ы, но все равно, симуляция верилог-описания это приближение к реальной физически реализованной системе, описанной при помощи этого языка.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 
NoIX ключ Запомнить

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Rambler's Top100 Рейтинг@Mail.ru
Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание

E-mail: info@telesys.ru