[an error occurred while processing this directive]
В Verilog можно подключиться к цепям входящего модуля uut0.node_name, а как в VHDL ?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Dmv
26 июня 2006 г. 13:33
Составить ответ
|||
Конференция
|||
Архив
Ответы
и шо прямо синтезить будет с верилога ? в вхдл никак, кроме как через глобальный сигнал
—
des00
(26.06.2006 16:11
80.89.147.5
,
пустое
)
раньше не синтезило, да и смысла для синтеза нет... это для симуляции
—
yes
(26.06.2006 20:09
87.236.81.130
,
пустое
)
вот и я тоже всегда знал что нет, иначе заголовки портов и правила пользования портами не имеет смысл, думал мож что изменилось :)
—
des00
(27.06.2006 08:06
80.89.147.5
,
пустое
)
Тестировать - точно, и синтезировать должен, но можно запутать проект такими приемами.
—
Dmv
(26.06.2006 19:01
217.23.71.210
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru