Вопрос по Synplify/VHDL (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Вопрос по Synplify/VHDL (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено samurai 27 июня 2006 г. 16:44

А что, такие вот конструкции:

case RAM_Adress is
...
when "00000000" to "10000000" => Reg_1 <= Byte;
...
end case;

синтезатором не поддерживаются?

При синтезе выдается ошибка:
@E:CD412: ..... | Expression has ambiguious type
Причем данная ошибка не документирована!

Или это все-таки мои тараканы?

Отправка ответа