|
|
На VHDL пишу тупую, абсолютно понятную модель в 3 строчки, пишу экономичную реализацию.
Запихиваю все это в formality и выясняю, что если схемы не идентичны, причем расхождения случаются если ни разу не дернуть reset.
А мне и нужно, чтобы реализация соответствовала модели до reset-а.
Да и не понимаю я, как написать автомат в реализации, чтобы он работал без сброса.
Как бы выкрутиться?
|
|
E-mail: 
info@telesys.ru
