Речь ведь идет о том, во что синтезируется, а не про то, что написано (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Речь ведь идет о том, во что синтезируется, а не про то, что написано (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Shtirlits 04 июля 2006 г. 19:50
В ответ на: И, кстати, не clock enable, а synchronous load enable :) отправлено SM 04 июля 2006 г. 19:17

Так в FPSLIC нет ни clock enable, ни load enable.
Зато в Stratix и Virtex2p есть именно clock enable.
Как этот clock enable реализован внутри FPGA мне наверное никогда не понадобиться узнать.

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа