[an error occurred while processing this directive]
Запиши на Верилоге так : assign clk_out = |(pos_cnt ^ 2) & |(neg_cnt ^ 2); , станет понятнее, как вентили соединить(-)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Tiro 15 июля 2006 г. 21:35
В ответ на: HDL to primitives отправлено
<font color=gray>123</font> 15 июля 2006 г. 19:40
