Отправлено SAZH 06 октября 2006 г. 11:23 В ответ на: А под ISE никто не пробывал? Может это ограничение, которое XILINX ввел для халявного ISE? отправлено <font color=gray>_Amid_</font> 06 октября 2006 г. 09:20

Я попробовал отмоделировать в QuestaSim. Вообще не хочет моделировать.
Затыкается на первом переднем фронте clk. Пишет:
# Fatal error in Process line__20 at D:/work_modelsim/test.vhd line 27
И указывает на линию i:=i+1;
А схема Ваша алогична. Без ресета вообще работать не будет.
С ресетом на выходе будет ноль, пока не доберетесь до i:=0.
И если только a=b, получите a на выходе. но ведь оно эквивалентно b.
В противном случае b. Вот и получается, что выход при таких условиях не зависит от входа a. На выходе всегда b. При этом синтезатор не может выкинуть все эти навороты. Хорошо хоть в последних ISE это отслеживается. Поздравляю.

• Ну как же так????? (+) — SM   (06.10.2006 14:46 85.21.237.237, 221 байт)
  • Ответ: — SAZH   (06.10.2006 19:51 89.110.11.50, 126 байт)
    • i должен по идее (+) — SM   (06.10.2006 20:05 85.21.237.237, 252 байт)
      • Ответ: — SAZH   (06.10.2006 21:42 91.122.22.114, 41 байт)