[an error occurred while processing this directive]
Усё гораздо проще :) (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
SM 20 октября 2006 г. 12:54
В ответ на: Блочная память и VHDL отправлено
<font color=gray>darkniisiis</font> 19 октября 2006 г. 16:23
|
|
|
|
Verilog:
reg [7:0] mem[0:255] /* synthesis ram_init_file = " my_init_file.mif" */;
VHDL:
type mem_t is array(0 to 255) of unsigned(7 downto 0);
signal ram : mem_t;
attribute ram_init_file : string;
attribute ram_init_file of ram : signal is "my_init_file.mif";
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ответ: — darkniisiis (20.10.2006 16:17 212.44.92.82, 106 байт)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание