Еще вариант вот так, опять в верилоге, но в VHDL должен быть аналог (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Разработка, производство и продажа радиоэлектронной аппаратуры

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Отправлено SМ 23 февраля 2007 г. 13:38
В ответ на: Ответ: Победил! отправлено <font color=gray>Правдоруб</font> 22 февраля 2007 г. 13:26

[pre]
wire [8:0] a, b;
wire [17:0] res;
assign res = a * (* multstyle = "dsp" *) b;
// assign res = a * (* multstyle = "logic" *) b;
[/pre]

Составить ответ | Вернуться на конференцию