Ответ: Так и должон + («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Ответ: Так и должон +

Отправлено axalay 28 февраля 2007 г. 13:43
В ответ на: Ciclone II PLL areset input(+) отправлено cdg 28 февраля 2007 г. 08:58

areset is an active high signal that resets all PLL
counters to their initial values. When this signal is
driven high the PLL resets its counters, clears the
PLL outputs and loses lock. Once this signal is
driven low again, the lock process begins and the
PLL re-synchronizes to its input reference clock.
The areset port can be driven by an LE output
or any general-purpose I/O pin.

Составить ответ | Вернуться на конференцию

Ответы

Что значит "так и должон"? Как раз наоборот(+) — cdg (01.03.2007 10:25:4 80.68.3.242, 433 байт)
- Издеваетесь что-ли??? Проблема в том, что не происходит реинициализации ФАПЧ после снятия сброса в 0 — cdg (01.03.2007 17:13:1 80.68.3.242, пустое)
  - А Вы уверены, что он, areset, снимается в реальной жизни? — SM (01.03.2007 19:34:56 85.21.237.237, пустое)
    - А то мало ли... Вдруг генерация areset оказалась зависимой от наличия клока с выхода этой pll :) — SM (01.03.2007 19:35:40 85.21.237.237, пустое)
      - (+) — cdg (02.03.2007 08:44:23 80.68.3.242, 280 байт)
- Ответ: Там черным по белому написано: ресет - активный высокий уровень. — axalay (01.03.2007 10:43:52 212.5.127.53, пустое)