Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Ответ: (+)

Отправлено SM 28 апреля 2007 г. 16:38
В ответ на: пользуясь случаем, вопрос про DC - какие у него ключи на выбрасывание цепей влияют? отправлено <font color=gray>yes</font> 28 апреля 2007 г. 14:54

ну во первых presto ничего сам не выбрасывает, все эти дела делает команда compile / compile_ultra. А вот насчет выбрасывания цепей я не понял. Если это порт модуля, то он выбрасывается только и исключительно когда этому модулю делается ungroup (или auto ungroup на нем случился). А если это не порт, то что это? Подробнее опишите структуру, а то я ни разу вхдл к верилогу не прицеплял (ну разве что дизайнварь юзал, так там оно как то само получается). И, самое главное - Вы как читаете файлы? read_verilog или analyze/elaborate? Первый путь годится только для непараметризованных простых структур. А если что-то посложнее, то только analyze/elaborate. ну а boundary optimization делается вообще на последней стадии compile.

Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
сложите 2 и 3:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru