Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Языки описания аппаратуры (VHDL и др.)
а в VHDL есть аналог вериложной внутриблочной задержки присвоения?
Отправлено
yes
08 июня 2007 г. 15:57
то есть как на VHDL записать
always @(something)
begin
... code ...
a <= #10 b;
... code ...
end
Составить ответ
|
Вернуться на конференцию
Ответы
Пункт 8.4 Signal assignment statement спецификации.
—
zlyh
(08.06.2007 16:32:3
195.218.214.53
, 141 байт)
Я не знаю что такое "внутриблочная задержка" в верилоге.(Не учил)
—
zlyh
(08.06.2007 16:33:53
195.218.214.53
,
пустое
)
спасибо, вопрос я решил, но если интересно -
—
yes
(08.06.2007 19:10:59
87.236.81.130
, 984 байт)
В VHDL последующая транзакция отменяет предыдущую (что, в общем-то, соответствует реалиям жизни :) ), а в Verilog - нет.
—
Stewart Little
(09.06.2007 11:14:20
82.140.81.2
, 49 байт)
вспомнил: VHDL оперирует не событиями, а драйверами сигналов, поэтому так как в верилоге не получается
—
yes
(08.06.2007 16:05:13
87.236.81.130
, 67 байт)
Есть.
—
Stewart Little
(08.06.2007 16:03:27
82.140.81.2
, 33 байт)
tnx! но это не то (правда я это пользовал только для continous asignment, а не в процессах)
—
yes
(08.06.2007 16:08:1
87.236.81.130
, 45 байт)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 654:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru