спасибо, вопрос я решил, но если интересно - («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

спасибо, вопрос я решил, но если интересно -

Отправлено yes 08 июня 2007 г. 19:10
В ответ на: Я не знаю что такое "внутриблочная задержка" в верилоге.(Не учил) отправлено zlyh 08 июня 2007 г. 16:33

внутриблочная - это типа intra-assignment (если моя память ОК)

а разница VHDL Verilog уже обсуждалась тут, но не нашел... вот не поленился набросал примерчик


library ieee;
use ieee.std_logic_1164.all;entity tt is end;
architecture ttt of tt is
  signal a,b  : std_logic;
  begin
    tproc : process
    begin
      a<='0';
      a<='1' after 2 ns;
      a<='0' after 5 ns;
      a<='Z' after 7 ns;
      b<='0';
      b<='1' after 7 ns;
      b<='0' after 5 ns;
      b<='Z' after 2 ns;
      wait;
    end process;
    wproc : process
    begin
      wait for 20 ns;
      wait;
    end process;
  end ; 
--------------------
module t;
   reg a,b;
   initial
     begin
        a=0;
        a=#2 1;
        a=#5 0;
        a=#7 1'bz;
        b=0;
        b=#7 1;
        b=#5 0;
        b=#2 1'bz;
     end
   initial
     #20 $stop;
endmodule // t

Составить ответ | Вернуться на конференцию

Ответы

В VHDL последующая транзакция отменяет предыдущую (что, в общем-то, соответствует реалиям жизни :) ), а в Verilog - нет. — Stewart Little (09.06.2007 11:14:20 82.140.81.2, 49 байт)