Verilog preprocessor («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Разработка, производство и продажа радиоэлектронной аппаратуры

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Отправлено Fat_Robot 29 июня 2007 г. 12:39

`define A ( 1 )
`define B ( 2 )
...
`define C (( `A == `B ) ? 3 : 4 )
...
wire [`C:0] wireD;

Warning: Verilog HDL or VHDL warning at ...: conditional expression evaluates to a constant

как бороть?

Спасибо

ну или вместо С вставьте 4 и будет счастье :-) — Postoroniy_V (29.06.2007 13:08:20 83.102.149.146, пустое)
- Это не спортивно — Fat_Robot (29.06.2007 13:42:2 62.105.138.5, пустое)
  - Потом, Вы сами понимаете, что пример весьма упрощенный, — Fat_Robot (29.06.2007 13:44:6 62.105.138.5, 37 байт)
    - generate тогда используйте — Postoroniy_V (01.07.2007 00:30:16 87.255.1.52, пустое)
никак ибо(+) — Postoroniy_V (29.06.2007 13:06:52 83.102.149.146, 83 байт)