[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
..речь шла о hdl-симуляции, с созданием тестовых последовательностей на VHDL (а не только об описании схемы на VHDL). Подмножества VHDL и Verilog в Max+2 практически не поддерживают поведенческое описание (см. Max+2 Help-> VHDL, Verilog, с параллельными ссылками на стандарт; никакие доп. лицензии, к сожалению, не помогут). Поэтому можно сказать, что hdl-симуляция не поддерживается, и остается только Waveform Simulator, который пригоден, естественно, для моделирования проектов, написанных на VHDL и Verilog, но это не hdl-симуляция.
Специально (по моему мнению) с целью поддержки hdl-симуляции Altera отдает(?) пакет ModelSim с ограниченными возможностями (в ссылке). Лучше, конечно, скачать полный ModelSim SE с сайта www.model.com (если есть необходимость в hdl-симуляции).
E-mail: info@telesys.ru