[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
process (Osc_Clk)
begin
if (rising_edge(Osc_Clk)) then
(STD_LOGIC_VECTOR (out_data)) <= (STD_LOGIC_VECTOR (in_data));
end if;
end process;
Это гарантирует синхронность в несколько сотен пикосекунд.
--Смотря куда разводиш.
Вообще VHDL в MAX-plus какой-то кривой.
E-mail: info@telesys.ru